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DAY 25
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超簡單的 Verilog 入門講解系列 第 25 篇

[Day 25] Verilog E-1 難度丁 P2海域的消血5 - Rs232訊號協議 default ( 設計輸出4 )

14th鐵人賽
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昨天講到狀態 12

https://ithelp.ithome.com.tw/upload/images/20221008/20135862Ofgo2gVNLL.png

default 的意義是，如果都不到 全部Case上，那就會進這裡
所以以防萬一，我們應該又把他，設定為跑回 State1 <= 0;

    default:
    begin
          State1 <= 0;
          Count_clk<=0;
          Count_bin <= 0;
    end

default 相當重要，常常有些沒注意到的邏輯就會掉進這裡，其實可以做一些 Log檢查是不是有進去這裡
default 建議一定要寫，相當好用的

那我們程式就完成了


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[Day 24] Verilog E-1 難度丁 P2海域的消血4 - Rs232訊號協議 讀取第一個資料 b0~b7 ( 設計輸出3 )
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[Day 26] Verilog E-1 難度丁 P2海域的斬殺1 - Rs232訊號協議 TB設計(TB的初始框架)
系列文
超簡單的 Verilog 入門講解 共 30 篇
  1. 26
    [Day 26] Verilog E-1 難度丁 P2海域的斬殺1 - Rs232訊號協議 TB設計(TB的初始框架)
  2. 27
    [Day 27] Verilog E-1 難度丁 P2海域的斬殺2 - Rs232訊號協議 TB設計2(計算輸入資料的 clk數量)
  3. 28
    [Day 28] Verilog E-1 難度丁 P2海域的斬殺3 - Rs232訊號協議 TB設計3(初始化輸入數據)
  4. 29
    [Day 29] Verilog E-1 難度丁 P2海域的斬殺4 - Rs232訊號協議 TB設計4(設計右移)
  5. 30
    [Day 30] Verilog E-1 難度丁 - P2 結尾
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